实验三选数据选择器实验报告

三、八选一数据选择器

一、实验目的：1.熟悉Quartus116.0软件的使用和FPGA设计流程2.用VHDL语言进行八选一数据选择器的设计

二、实验步骤：一建立文件夹：在D盘“_ngmng”的文件夹下建立一个名为“choce8”的文件夹。二建立新工程1.双击桌面上Quartus6.0的图标，启动该软件。2.通过Fle=NewProjectWzard菜单命令启动新项目向导。在随后弹出的对话框上点击Ne_t按钮，在Whatstheworkngdrectoryforthsproject栏目中设定新项目所使用的路径：D:_ngmngchoce8；在Whatsthenameofthsproject栏目中输入新项目的名字:choce8，点击Ne_t按钮。在下一个出现的对话框中继续点击Ne_t,跳过这步。3.为本项目指定目标器件：选择器件系列为ACE_1K,选

择

具

体

器

件

为

EP1K30TC144FlowSunrTary1

或

LBRARYEEEjU5EEEE.STDLOGC1164stated。点击确定按钮，确认设置。回到Setng对话框，点击OK按钮。3.在这些均设置好后，选择Processng菜单下，点击StartComplaton命令，开始再一次编译我们的项目。编译结束后，点击“确定”按钮。七与配置1.可编程器件通过专用电缆和计算机相连，使用命Tools=Programmer打开编程模块窗口，目标器件名和编程文件名必须正确地显示在该窗口中。2.回到编程器窗口，选中program/confgure,再点击Start启动编程。3成功后，在试验箱中进行试验，可观察到实验结果。

三、实验感想在这次的试验中，因为是第三次使用Quartus6.0做实验，所以，对于实验的步骤和流程比较熟悉了，这次试验是根据二选一和四选一数据选择器来改编八选一数据选择器，但是，在改编VHDL语言程序的过程中，遇到的一个问题就是由于输入法没有调整到英文状态，导致程序无法正常进行编译，后面检查后就修正过来了。这个实验一共做了两次，因为第一次做之后，写实验报告时发现实验截图不全，即功能仿真和时序仿真的仿真波形图没有截出输入输出信号的字母标识。这样从图中并不能清楚看出实验仿真结果，在第二次做的时候，只需要打开原来建好的工程，而不需要重新输入实验图。在这反复的犯错与练习的过程中，使我基本上掌握了该软件的使用，以后碰到一些问题也会自己解决了。通过这次的实验，也是我更加熟悉了VHDL语言设计程序的一些基本规则和他的简单语法结构，巩固和加深了课堂知识。