实验七 计 数 器
一、实验目的
1． 熟悉由集成触发器构成的计数器电路及其工作原理。 2． 熟练掌握常用中规模集成电路计数器及其应用方法。 二、实验设备和器材
1．数字实验箱： 一台
2．集成电路：74LS112、74LS74、74LS193、74LS00、74LS08各一片
选用：74LS20、74LS21、74LS32、 74LS161、74LS190
3．示波器： 一台 三、实验原理和电路
所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。计数器电路主要由触发器并配以少量门电路组成。
计数器种类繁多，根据计数体制的不同，计数器可分成二进制（即2n进制）计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。根据计数方法，计数器可分为加法计数器——随着计数脉冲的输人而递增计数；减法计数器——随着计数脉冲的输人而递减计数；可逆计数器——既可递增计数，也可递减计数。根据计数脉冲引入方式不同，计数器又可分为同步计数器——在同一计数脉冲（CP）的作用下，计数器中的触发器同时改变状态；异步计数器——在同一计数脉冲（CP）的作用下，计数器中的触发器状态改变不是同时发生。
1．异步二进制加法计数器
异步二进制加法计数器结构比较简单。图7.1（a）所示为4位二进制（十六进制）异步加法计数器的逻辑图，触发器选用双JK触发器74LS112接成T’触发器形
..Q31092Q2Sd2J111312Q24Q1101J312Q042J111312151Q1Sd192Q2Sd151Q1Sd1J312J=1CPK=1FF32CP72Q2Rd142KFF21CP6FF12CP7FF01CP6计数脉冲输入11Q1Rd1K1512Q2Rd2K11Q1Rd1KU2B74LS112U2A74LS1121474LS112U1BU1A1574LS112Rd(a) 由74LS112组成的异步二进制加法计数器电路00000001001000110100010101100111Q3Q2Q1Q011111110110111001011101010011000(b) 二进制加法计数器的状态图图7.1异步二进制加法计数器原理(a)、(b)
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1234567891011121314151617CPQ0Q1Q2Q3(C) 异步二进制加法计数器时序图（波形图）.图7.1 异步二进制加法计数器原理(c)
式。图7.10（b）和（c）分别是其状态图和时序图（即波形图）。
计数脉冲CP由触发器FF0的CP端输入。由于74LS112是CP下降沿触发的，因此CP的每个下降沿使FF0触发翻转，Q0改变状态；触发器FF1的CP端接在Q0上，当Q0由1→0时，其下降沿使FF1触发翻转，Q1改变状态；其余各级触发器的连接情况与FF1相同，即后级（高位）的CP连接前级（低位）的Q，前级（低位）Q的下降沿使后级（高位）触发翻转，依次类推。由于各个触发器的触发不是与计数脉冲信号（CP）同时进行的，所以称为异步计数器。
由状态图可以看出，每输入一个计数脉冲CP，Q3Q2Q1Q0的状态改变一次，状态组合的变化规律符合二进制数的计数规则，因此可作为二进制数器使用。图中由4个触发器组成的计数电路从起始态Q3Q2Q1Q0=0000，到Q3Q2Q1Q0=1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M＝16）。
由时序图可以看出：对应计数脉冲CP由1→0的每个下降沿，Q0翻转；当Q0由1→0时，Q1翻转；当Q1由1→0时，Q2翻转；当Q2由1→0时，Q3翻转。
从时序图还可看到，Q0 的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0 的四倍，CP的八倍；Q3是Q2 的二倍，Q1 的四倍，Q0 的八倍，CP的十六倍。所以Q0、Q1、Q2、Q3 分别实现了对CP的二、四、八、十六分频，这
..Q31092Q2Sd2J1113126Q24Q1101J312Q042J111312151Q1Sd192Q2Sd151Q1Sd1J312J=1CPK=1FF32CP72Q2Rd142KFF21CPFF12CP7FF01CP6计数脉冲输入11Q1Rd1K1512Q2Rd2K11Q1Rd1KU2B74LS112U2A74LS1121474LS112U1BU1A1574LS112Rd(a) 由74LS112组成的异步减法计数器电路00001111111011011100101110101001Q3Q2Q1Q000010010001101000101011001111000(b) 异步减法计数器的状态图图7.2 异步二进制减法计数器原理 (a)、(b)
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1234567891011121314151617CPQ0Q1Q2Q3(C) 异步减法计数器时序图（波形图）.图7.2 异步二进制减法计数器原理 (c)
就是计数器的分频作用。 2．异步二进制减法计数器
图7.2为异步二进制减法计数器的逻辑图、状态图和时序图。异步二进制减法计数器原理可参考异步加法计数器，将图7.1（a）所示加法计数器电路图中的接线改接：将后级触发器CP端由原来接前级的Q端，改接为前级Q端即可组成。
3． D触发器组成异步计数器
使用D触发器也可构成异步二进制计数器。使用双D触发器74LS74构成的4位二进制加法计数器的逻辑电路如图7.3（a）所示，图中的D触发器被改接为T’触发器。注意：因为D触发器74LS74是CP脉冲的上升沿触发，用D触发器构成加法计数器时，后级CP必须与前级的Q端连接，才能具有加法计数功能。连接方式与下降沿触发器组成减法计数器的
.Q31092Q2Sd2CP2D111265Q241Q1SdQ11091CP1D3282Q2Sd2CP2D1112Q0451Q1SdFF382QFF21QFF12QFF061Q1CP1D32CP计数脉冲输入2Rd131Rd12Rd131Rd1U2B74LS74U2A74LS74U1B74LS74U1A74LS74Rd(a) 用D触发器的二进制加法计数器逻辑图1234567891011121314151617CPQ0Q1Q2Q3(b) 上升沿触发器组成的异步二进制加法计数器时序图.图7.3 用双D触发器74LS74组成的异步二进制加法计数器电路和时序图
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电路相同。请认真观察时序图。
4．其它进制异步计数器
在实际应用中，往往需要不同的计数进制以满足各种不同的要求。如电子钟里需要六十进制、二十四进制，日常生活中需要的十进制，等等。
当用触发器组成计数器时，通过按一定的逻辑关系连接各级的时钟端CP、控制端J、K、D、T、输出端Q、Q和复位、置位端，可以构成任意进制的计数器。对于定制式集成电路计数器，一般以“复位法”、“置位法”构成各种进制计数器，其原理后述。
十进制是人们日常生活中最常用的计数制。在十进制计数器中用二进制代码来表示十进制数，称为BCD码(Binary-Coded Decimal notation)，BCD码的编码方式有多种，使用最多的是8421码。图7.4中的电路是一种由JK触发器构成的异步十进制加法计数器电路，按照8421码规律递增计数。电路中FF0为1位二进制计数器，FF1、FF2、FF3组成五进制计数器，两者串连，组成十进制计数器。
.Q3Q2Q1Q01092Q2Sd2J11U3A74LS08321541Q1Sd1J31292Q102Sd2J1113124.1J312151Q1SdJ=1CPFF32CP72Q2Rd142K13126FF21CPFF12CP7FF01CP611Q1Rd1K1512Q2Rd142K11Q1Rd1KU2B74LS112U2A74LS112U1B74LS112U1A1574LS112Rd(a) 由74LS112组成的异步十进制加法计数器电路00000001001000110100Q3Q2Q1Q010011000011101100101(b) 异步十进制加法计数器的状态图1234567891011121314151617CPQ0Q1Q2Q3(C) 异步十进制加法计数器时序图（波形图）.图7.4 异步十进制（8421码）加法计数器的逻辑图、状态图和时序图
要组成100进制8421码计数器，只要把两个十进制8421码计数器级联起来即可实现。
5．同步计数器
上述的异步计数器具有电路结构简单的优点，但由于电路中触发器状态的改变不是同
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时发生的，当计数脉冲输入后，需要经过一段时间才能使全部触发器的状态稳定，这样必然会影响电路的工作速度，不适宜在较高频率的场合中使用。同步计数器中各触发器的CP端连接在一起，当计数脉冲来到后，全部触发器同时被触发，因此适于工作在高频场合。同步计数器也有各种进制的加法、减法计数器。因同步计数器的电路结构较复杂，一般都制作成中规模集成计数器电路。受篇幅限制，本书不介绍其电路结构原理，必要时可参看有关书籍。
6．集成计数器
目前，在实际工程应用中，我们已经很少使用小规模的触发器去拼接成各种计数器，而是直接选用集成计数器产品。以下介绍几种常用的集成计数器的控制特性和使用方法：
① 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端CO输出一个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出BO输出一个宽度约等于CPd低电平部分的的低电平脉冲。
② 当把BO和CO分别连接后一级的CPD和CPU即可进行级联计数。
时钟同步十进制加减计数器74LSl92、双时钟同步4位二进制加减计数器74LSl93:
.1612VCCCO74LS19274LS193BOLDCR1114D39D210D11CPuD0GND1587Q36Q22Q13Q0CPd474LS19274LS193VCC16D015CR14BO13CO12LD11D210D391351D12Q13Q04CPd5CPu6Q27Q38GND.图7.5 双时钟双时钟同步加减计数器74LSl92、4LSl93的逻辑符号和引脚图 74LS192、74LS193是具有双时钟（两个CP端）的可异步清零、可预置数的同步加∕减计数器，它们的控制功能和引脚完全相同，但74LS192是十进制计数器，而74LS193是4位二进制计数器。逻辑符号和引脚图见图7.5，控制功能见表7.1，74LS193的时序图见图7.6 。74LS192、74LS193功能说明：
③ 异步清零。当清零端（CR）为高电平时，不管时钟端（CPd、CPu）状态如何，即可完成清零作用。
④ 异步预置。LD为低电平时，不管时钟端（CP）状态如何，输出端（Q0～Q3）与数据输入端（d0～d3）相同。
⑤ 同步计数,作用在CPu 上的CP脉冲上升沿，使计数器进行加法计数；作用在CPd
上的CP脉冲上升沿，使计数器进行减法计数，计数是同步的。当进行加法计数或减法计数时，可分别使用CPu端或CPd端，不使用的CP端应为高电平。
⑥ 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端CO输出一个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出BO输出一个宽度约等于CPd低电平部分的的低电平脉冲。
⑦ 当把BO和CO分别连接后一级的CPD和CPU即可进行级联计数。
⑧ 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端CO输出一
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个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出BO输出一个宽度约等于CPd低电平部分的的低电平脉冲。
⑨ 当把BO和CO分别连接后一级的CPD和CPU即可进行级联计数。
⑩ 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端CO输出一个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出BO输出一个宽度约等于CPd低电平部分的的低电平脉冲。
⑪ 当把BO和CO分别连接后一级的CPD和CPU即可进行级联计数。
表7.1 74LSl92、74LS193功能表 输 入 CR H L L L L LD 输 出 D1 × d1 × × × D2 × d2 × × × .CPu × × .CPd × × H .D0 × d0 × × × D3 × d3 × × × Q0 Q1 Q2 Q3 L L L L d0 d1 d2 d3 加 计 数 减 计 数 保 持 × L H H H H H H H—高电平 L—低电平 ×—任意 —低到高电平跳变（上升沿） d0 d1d2d3—D0D1D2D3的稳态输入电平 时序图说明：
① 从左至右按时序查看。
1CRLDD0D1D2101② 长虚线表示状态不定或无关。 ③ D3D2D1D0初始值为1101B=13 ④ CR＝1异步清零。清零后，
Q3Q2Q1Q0=0000
⑤ LD=0异步置数，置数后，
Q3Q2Q1Q0 = D3D2D1D0＝1101B
110110111011000000000111001010100111011010110000D3CPuCPdQ0Q1Q2Q3COBOCOBO⑥ CPu的上升沿开始加法计数，
从1101B开始递增。 ⑦ 当Q3Q2Q1Q0＝1111B时，对应
CPu的下降沿产生进位负脉冲CO。
⑧ CPd的上升沿开始减法计数。
141501210151413⑨ Q3Q2Q1Q0＝0000B时，对应
CPd的下降沿产生借位负脉冲BO。
清除置数加计数减计数图7.6 74LS193时序图 74LS192、74LS193的引出端符号说明（引脚功能）：
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BO CO
借位输出端（低电平有效） 进位输出端（低电平有效） 加计数时钟输入端（上升沿有效） 异步清零端（高电平有效）
CPd 减计数时钟输入端（上升沿有效） CPu
CR
D0～D3 并行数据输入端
LD 异步并行置入控制端（低电平有效）
Q0～Q3 输出端（Q0是低位）
6． 任意进制计数器
大批量生产的集成电路计数器一般都是做成4位二进制或十进制方式，难以满足形形色色的使用要求。因此必须进行进位制变换，以产生任意进制计数器。 ① 复位法（置零法）
大多数集成计数器都有清零端，因此可以采用复位法完成进制的变换。
复位法的原理：设原有的计数器是N进制，现在要改为M进制（M＜N）。设由S0
状态开始计数（S0一般为0），输入M个脉冲后，进入到SM状态。如果这时利用SM状态产生一个复位信号使电路置为S0状态，便可跳过（N—M）个状态而得到M进制计数器了。
例如要将“4位二进制计数器”转变为“十进制计数器”，“4位二进制计数器”是十六进制计数器（N=16），十进制计数器（M＝10）,起始状态S0＝0000，复位状态SM＝Q3Q2Q1Q0＝1010B（数字后缀B表示是二进制数），利用SM将计数器复位，便可跳过（N—M＝16—10＝6）个状态，得到十进制计数器了。
按照以下公式组成电路：
式中：R — 复位信号；— 表示“与”运算；QI — 表示SM状态为 “1”的那些Q
例如M=10（十进制），则SM＝S10＝Q3Q2Q1Q0＝1010，其中等于“1”的QI是Q3和Q
1
RQI
。因此：当M＝10时，复位信号
Q3Q2Q1Q0R＝Q
3
·Q
.1
可用“与门”将Q3和Q1相与得到复位信号，接至计数器的清零端（须注意清零信号所需何种电平）。
上面的公式适用于异步清零的计数器，例如74LS160、4LS161、74LS190、74LS191、74LS192和74LS193等。对于同步清零的计数器例如74LS162、74LS163等，有了清零信号后并.131231+516VCCCO74LS0827Q36Q274LS1932Q13Q0CPd41BOLDCR1114CPuD39D2101D1D0GND1585计数脉冲输 入XXXX（a）复位法
111 / （14 图7-7a） 将74LS193改为十进制计数器
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不能马上清零复位，要在CP有效沿的同时作用下才能清零，因此应将SM前一个状态作为复位状态。例如用74LS163组成十进制计数器，应在输入9个计数脉冲，状态变为1001时，便产生复位信号CR，这时状态停留在1001状态，并不复位，等到第10个计数脉冲上升沿到来时，计数器才复位至0000，这样才能符合十进制计数规则。图7.10（a）是用复位法将4位二进制计数器74LS193改为十进制计数器的电路。状态图见图11（a）。
由于74LS193是异步高电平清零的，所以当计数至1010时， CR＝Q3·Q1＝1，马上使计数器清零，从0000状态从新开始计数。 改变与门的连接的QI端，可用74LS193构成小于模16的任意进制计数器。 ②
置位法
有些集成计数器没有复位端，例Q3Q2Q1Q0.如74LS190、74LS191，故不能采用上+5述的复位法来改变进制。但有置位端167623的集成计数器，可采用“置位法”来12VCCQ3Q2Q1Q0组成任意进制计数器。
COCPd4174LS193将N进制计数器改变成M进制13BOCPu5计数器时，需要跳过（N—M）个状LDCRD3D2D1D0GND计数脉冲态，可采用的置位法有两种：
11149101158输 入方法一、在计数到最大值时，置.0110入某个最小值（不是0），作为下一(b)第一种置位法
次计数循环的起点；
方法二、在计数到某个值时给计Q3Q2Q1Q0数器置入最小值（0），中间跳过N—74LS00M个状态。
23置位法应用实例：
1图7.7（b）所示是用第一种置位+5法将4位二进制计数器改为十进制计167623数器的电路，状态图见图11（b）。
12VCCQ3Q2Q1Q0COCPd4174LS193的置数是异步的，只要74LS19313在CR为低电平时，在LD端给一个低BOCPu5LDCRD3D2D1D0GND计数脉冲电平，就可将D1～D3的数据置入11149101158输 入Q3～Q1。
由于需要跳过（16—10＝6）个状.0000态，因此预置数为6（0110B）,计数开(c) 第二种置位法
始前，先在数据端预置为D3D2D1D0＝图 7.7(b)、(c) 将74LS193改为十进制计数器
0110，并给LD端一个低电平，将
0110并行置人计数器中，然后以6为基值向上计数（即0110→0111→…1111）。当计至15（1111B）时，正好10个状态，在CP由高电平变为低电平后产生低电平的进位信号
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CO（参看图7.9中74LS193的时序图。CO端是进位输出端，低电平有效）。将CO接到LD作为置数信号，便可使电路循环计
数。这种电路的使用稍嫌麻烦，因为必须在计数开始前进行一次手动置位，将最小状态（0110B）置入计数器中，才能保证计数正确。
图7.10（c）电路所示为第二种置位法组成的十进制计数器，状态图见图11（c）。计数从0开始，当计数至10（1010B）时，产生置位信号LD，将计数器状态置为0000B。
多位计数器：
实际应用中，一位十进制计数器和4位二进制计数器显然不能满足要求，按照计数器的控制要求，可以很方便的将1位十进制计数器或4位二进制计数器连接成多位计数器，并可使用上述的“复位法”和“置位法”作出任意进制多位计数电路。
四、实验内容及步骤
将数字箱中的逻辑开关分为两组：
起始状态000000010010001101000101011011110111跳过 1110110111001011101010011000复位状态（S ）M(a) 复位法状态图
起始状态0000000100100011010001010110跳过1111置位状态（S ）M11011100101110101001011111101000(b) 第一种置位法状态图
起始状态000000010010001101000101011011110111跳过1110110111001011101010011000“逻辑开关”—用于功能控制 “数据开关”—用于置数控制
记清位置（高位（Q3）在左边）。注意连接＋5V电源。
1． 异步二进制加法计数器
置位状态（S ）M(c) 第二种置位法状态图
图7.8 置位法、复位法改变进制的状态图
① 在实验箱中按图7.1（a）接线，组成4位异步二进制加法计数器电路。清零端Rd接逻辑开关。
② 将计数器的“计数脉冲输入端（CP）”接实验箱单次脉冲（Single Pulse）“”
插口，Rd端接实验箱上的逻辑开关K，Q3 、Q2、Q1 、Q0接状态灯。注意：为了便于观察，Q3（高位）应位于最左边，Q0（低位）位于最右边，Q3 、Q2、Q1 、Q0应自左至右顺序排列。
③ 接通数字实验箱电源，扳动复位开关K为低电平，将计数器清零（平时K应为高电平）。
④ 按动单次脉冲按钮，输入CP脉冲，计数器按二进制工作方式工作。这时Q3 、Q2、Q1 、Q0 的状态变化应与图7.1 （b）中状态图一致。如不一致，则说明接线有误或触发器损坏，需排除故障后，继续实验论证。
⑤ 将计数器的“计数脉冲输入端（CP）”改接至实验箱连续脉冲(Pulse Output)插口
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上，观察计数器的分频作用（注意：必须先断开与“单次脉冲”连线，再接到“连续脉冲”输出上），方法如下：
i. 给脉冲信号源（Pulse Souse）加＋5V电源。
ii. 将双踪示波器的“Y1探头”与实验箱的“连续脉冲(Pulse Output)输出”插口连接。将“脉冲信号源”的“波段开关（Fre.-Rang）”位于20KHz位置，调节示波器出现稳定波形。用示波器观察波形的周期，并调节实验箱“频率调节旋钮（Fre.-Adj.）”使输出脉冲信号的周期为100毫秒（MS）（输出频率为10KHz）。
iii. 将示波器调至“双踪”方式，Y1探头连接CP端，Y2探头依次与Q3 、Q2、Q1 、Q0连接，依次观察CP与Q3 、Q2、Q1 、Q0波形的关系，示波器的“扫描时间”在观察Q3时调好后不要改变，使波形便于观察，注意输出波形触发沿的位置和信号的周期，与图7.1(c)的波形相比较并记录。
2．异步二进制减法计数器
① 按图7.2 （a）接线，将电路改接为异步二进制减法计数器。实际上只要改动触发器Q3 、Q2、Q1 的CP端的接线即可。
插口，Rd端接实验箱上的逻辑开关K，Q3 、Q2、Q1 、Q0接状态灯。
③ 接通数字实验箱电源，扳动复位开关K为低电平，将计数器清零（平时K应为高电平）。
④ 按动单次脉冲按钮，输入CP脉冲，计数器按二进制工作方式工作。这时Q3 、Q2、Q1 、Q0 的状态变化应与图7.1 （b）中状态图一致。如不一致，则说明接线有误或触发器损坏，需排除故障后，继续实验论证。
⑤ 将计数器的“计数脉冲输入端（CP）”改接至实验箱连续脉冲(Pulse Output)插口上，观察计数器的分频作用（方法同加法计数器），与加法计数器波形相比较。记录波形（选作）。
3. 用D触发器构成计数器
按图7.3（a）接线，组成上升沿4位二进制（＋六进制）异步加法计数器，重复以上JK触发器的实验步骤①～⑤，验证上升沿异步计数器的功能。与下降沿异步计数器波形比较（注意状态改变与有效触发沿的位置），方法同上。
(通过从本实验可以发现，尽管都是加法计数器，但用D触发器构成与用JK触发器构成的电路CP端接线却不一样，原因是“74LS74双D触发器”为上升沿触发，而“74LS112双JK触发器”为下降沿触发。为达到加法计数的目的，JK触发器的高位CP端接低位触发器Q端，而D触发器的高位CP端接低位触发器的Q端，与下降沿触发器构成的减法计数器电路相同。)
5. 集成计数器双时钟同步二进制加∕减计数器74LS193的功能验证和应用
74LS193功能全面，使用广泛。掌握了它的控制方法，对今后使用各种集成计数器都会方便。
①
将74LS193 芯片插入实验箱IC空插座中，按图7.10接线。16脚接电源十
5V，8脚接地，D3、D2、D1、D0接四位数据开关（D3在最左边），Q3、Q2、Q1、Q0、
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② 将计数器的“计数脉冲输入端（CP）”接实验箱单次脉冲（Single Pulse）“”
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CO、BO接状态灯（Q3在最左边），置数控制端LD、清零端CR分别接逻辑开关K1 、
K2，CPD接K3，CPU接单次脉冲输出端（ ）。接线完毕检查无误后（注意元件方向），接通电源，进行74LS193功能验证。
② ③
清零：验证CR高电平异步清零功能。拨动逻辑开关K2＝1（CR为高电置数：验证LD的低电平异步置位功能。设置数据开关使D3D2D1D0＝1010，
平），则输出Q3～Q0 全为0，状态灯应全灭。进行以下步骤时，必须将K2恢复为0。 置逻辑开关K1＝0 （LD＝0），K2＝0（CR =0），这时输出Q0Q1Q2Q3＝1010，即D3～DO数据并行置人计数器Q端，若数据正确，再设置D3～DO为0111，重复上述操作，观察输出正确否）。如不正确，须找出原因。完成后将K1置1 。
④ ⑤
保持功能：置K1＝1，K2＝0（即（LD＝ 1，CR ＝ 0），CPu=CPd=1，计数计数：
器输出Q0、Q1、Q2、Q3的状态灯应不变，这时为保持功能。
i. 加法计数：将74LS193的CPu端与实验箱单次脉冲信号源的“ ”端相连，置 K1＝1，K2＝0（即（LD＝1，CR＝0），K3=1（CPd＝1），使74LS193处于加法计数器状态。先将74LS193清零，按动单次脉冲按钮输入计数脉冲CP，状态灯显示十六进制计数状态，即从0000→0001→0010→…1111进行顺序计数，当第15次按下按钮，计数到1111状态时，注意观察按钮抬起时进位端（CO）状态灯灭，表示CO＝0，产生进位信号。将CPU改接至连续脉冲输出端（调连续脉冲频率约为1Hz），这时可看到二进制计数器连续翻转的情况。记录实验现象。选作：用10KHz连续脉冲输入，观察Q3～Q1波形。
ii. 减法计数：实验方法基本同加法计数实验。CPu端改接K3 ，令CPu＝1，将端CPd
端与单次脉冲信号的“ ”端相连，则74LS193处于减法计数器状态。将74LS193清零后，按动单次脉冲按钮输入计数脉冲，状态灯显示十六进制减法计数状态，即从0000→1111→1110→1101→…0000进行倒计数，当计到计数器全为0000时，借位端（BO）状态灯灭（即BO＝0）。将CPd改接至连续脉冲输出端（调连续脉冲频率约为f=1Hz），这时可看到二进制计数器连续翻转的情况。记录实验现象。选作：用10KHz连续脉冲输入，观察Q3～Q1波形。
⑥ 将二进制计数器74LS193改接为十进制计数器
按照图10（a）、（b）、（c）电路，将74LS193改接为十进制计数器。为观察起来更生动，可将实验箱内右上角部分的七段数码管译码显示与十进制计数器输出端相连，手动输入单次脉冲或输入1Hz连续脉冲，观察并记录状态变化的现象。输入10KHz的脉冲，用示波器观察波形（观察一组即可）。（七段译码显示连接方法：将实验箱的“译码显示”部分连接＋5V电源，任选一组译码输入：D—Q3、C—Q2、B—Q1、A—Q0 。大于9的数字不能译码）。
⑦ 多位计数器实验（选作）
实验电路见图7.12和图7.13。图7.12为用两片十进制加／减计数器74LS192构成的24进制加法计数器，实验时可连接十进制译码显示。图7.13为使用4位二进制加∕减计数器74LS193组成的任意进制减法计数电路,图中将两个二进制计数器的BO相“或”，形成置数信号LD。注意：不用的输入端必须接逻辑开关，输入正确电平，以免干扰使计数
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器误动作。
自行设计实验方法和内容。 五、预习内容：
1．复习集成JK触发器74LS112和D触发器74LS74的工作特性。
2．复习异步加法、减法计数器的工作原理，画出使用74LS112和74LS74组成异步加法计数器和异步减法计数器的逻辑电路图。
3． 复习“复位法”、“置位法”组成任意进制计数器的方法。
4． 结合实验讲义中对集成双输入端同步加∕减计数器74LS193的功能介绍，看懂图
7.11所示74LS193的时序图。
.U3A74LS0831+5VD21612VCCCO7Q36Q2U213BOLDCR111474LS192D39D210D11CPuD0GND158513BOLDCR1114C22Q1B23Q0CPd412A216VCCCO7Q3+5VD16Q2U174LS192CPuD39D210D11D0GND1585C12Q1B13Q0CPd4CPA12Q7Q6Q5Q4Q3Q2Q1Q0计数脉冲输入.图7.9 24进制加法计数器电路
VCC16VCC12CO74LS19313BOLDCR1114GND9D3D2101D1CPuD0GND158GND5137Q36Q22Q13Q0CPd412VCC16VCCCO74LS193BOLDCR11149D3D210D11CPuD0GND158GNDGND57Q36Q22Q13Q0CPd4计数脉冲输入3D7K474LS32D6K3D5D4K2K1D3K4D2K3D1D0K2K1数数数数数数数数12图7.10 构成多位减法计数器（模小于256的任意进制减法计数器）
5． 分析本章图7.13的工作原理，写出需要60进制减法计数时，应如何设置初始置
数。
六、实验报告
1．根据记录的实验现象，画出4位二进制异步加法计数器和异步减法计数器的状态表、状态图和时序图。
2． 据实验结果记录，总结双输入端同步加∕减计数器74LS193的各控制端作用。将
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作用填写在控制端名称后面。
3． 据预习5的要求写出对图7.13的分析结果。如果完成选作内容，认真总结实验结果。
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附：集成计数器74LS161的级连和组成任意进制计数器的方法
.5V161159COLD14Q013Q112Q211Q3CTTCTPCP10157925V16COLD14Q013Q112Q211Q3CTTCTPCP10721174LS161(Ⅰ)CR110101D03D14D25D36874LS161(Ⅱ)CR110010D03D14D25D368数据开关 数据开关单次或连续脉冲同步置数法构成174进制计数器两片74LS161构成174进制计数器的实验电路图5V16159COLD12Q311Q212Q111Q0CTTCTPCP101572195V16COLD12Q311Q212Q111Q0CTTCTPCP101572195V16COLD12Q311Q212Q111Q0CTTCTPCP107211174LS161(Ⅰ)CR1874LS161(Ⅱ)CR1874LS161(Ⅲ)CR18K复位按钮（A） 基本接法连续脉冲5V161519COLD12Q311Q212Q111Q0CTTCTPCP101572195V16COLD12Q311Q212Q111Q0CTTCTPCP1072191155V16COLD12Q311Q212Q111Q0CTTCTPCP10721174LS161(Ⅰ)CR1874LS161(Ⅱ)CR1874LS161(Ⅲ)CR18K复位按钮（B） 改进接法用三片74LS161构成的4096进制计数器实验电路连续脉冲图8.16 118 / 14
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