vivado仿真怎么接入外部信号呢？或者有什么解决的方法vivado仿真出了一个器件，我该怎么给这_百度问一问
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发布时间：2022-04-23 07:57
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热心网友
时间：2023-10-08 16:58
摘要右键点击仿真界面左侧的信号，点击show in objectwindow,找到如图所示testbench下的元件，就出来啦咨询记录 · 回答于2021-08-01vivado仿真怎么接入外部信号呢？或者有什么解决的方法vivado仿真出了一个器件，我该怎么给这个期间接入信号呢，有什么办法可以达成呢？右键点击仿真界面左侧的信号，点击show in objectwindow,找到如图所示testbench下的元件，就出来啦我不是想找到这个元器件在哪儿，我是想知道，怎么给仿真的元器件接入外部信号用verilog，写生成信号的模块，称为testbench， 把testbench和待仿真的模块一起放在一个顶层里一起跑，波形就来了IP核生成文件：（Xilinx/Altera 同）IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程
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时间：2023-10-08 16:58
摘要右键点击仿真界面左侧的信号，点击show in objectwindow,找到如图所示testbench下的元件，就出来啦咨询记录 · 回答于2021-08-01vivado仿真怎么接入外部信号呢？或者有什么解决的方法vivado仿真出了一个器件，我该怎么给这个期间接入信号呢，有什么办法可以达成呢？右键点击仿真界面左侧的信号，点击show in objectwindow,找到如图所示testbench下的元件，就出来啦我不是想找到这个元器件在哪儿，我是想知道，怎么给仿真的元器件接入外部信号用verilog，写生成信号的模块，称为testbench， 把testbench和待仿真的模块一起放在一个顶层里一起跑，波形就来了IP核生成文件：（Xilinx/Altera 同）IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程
